D'ici une dizaine d'années, le modèle économique dicté par la loi de Moore devra s'arrêter car la technologie se heurtera à des barrières physiques incontournable. Quels sont les technologies que nous préparent l'ère post-CMOS ?
Cet article a été préparé par Marilyne Oswald, à partir du rapport "L'électronique du futur, au-delà du transistor CMOS" réalisé par Daniel Ochoa du service pour la Science et la Technologie de l'ambassade de France aux Etats-Unis, ainsi que de Simon Deleonibus (CEA/Leti, Grenoble), Erik Dujardin (Cemes, Toulouse), Christian Glattli (CEA, Saclay et ENS, Paris), Dominique Mailly (LPN, Marcoussis) et Denis Vion (CEA, Saclay), que nous remercions pour leur collaboration.
Télécharger ce rapport en version pdf (gratuit)>>
Glossaire :
[1] CMOS (Complementary Metal Oxide Semi-conductor) : ce terme désigne une technologie de fabrication de composants électroniques - principalement des portes logiques - et, par extension, l'ensemble des composants fabriqués selon cette méthode.
Pour recevoir les prochaines parutions, abonnez-vous à "Technologies Internationales" :
Depuis 40 ans, l'industrie de la microélectronique a prospéré en se basant sur la technologie de transistors CMOS [1] en silicium et en connaissant une course effrénée à la miniaturisation, dite "loi de Moore". Pourtant, d'ici une dizaine d'années, ce modèle économique devra s'arrêter car la technologie se heurtera à des barrières physiques incontournables. Le transistor CMOS pourrait alors se voir remplacé par de nouveaux concepts "post-CMOS", aux rangs desquels figurent la spintronique, l'électronique moléculaire, la nanoélectronique quantique et l'information quantique.
Il n'est certainement plus nécessaire de présenter la loi de Moore tant elle a conduit au boom économique et technologique de la microélectronique depuis plus d'une trentaine d'année. Cette loi, qui promet une miniaturisation exponentielle des transistors dans les microprocesseurs par un doublement du nombre d'unités par puce tous les deux ans, est pourtant vouée à s'arrêter car la physique prédit un arrêt pur et simple de la loi d'ici une dizaine d'années. Ainsi, le modèle économique qui a prévalu jusqu'à présent dans l'industrie du semi-conducteur devra changer, pour inclure les technologies post-CMOS. Pour le moment, ce changement, vital pour les industriels, ne semble pas les préoccuper particulièrement puisque la plupart restent inscrits dans le modèle traditionnel, essentiellement pour des raisons économiques. Il est vrai que la poursuite de la miniaturisation relève d'un véritable défi technologique et surtout économique. L'instrumentation et la complexité des nouveaux procédés fait que le coût global d'une usine de fabrication est actuellement d'environ 3 milliards de dollars, que seul un nombre restreint d'industriels, disposant de chiffres d'affaire exceptionnels comme AMD ou Intel, peuvent s'offrir.
Un soutien financier multiple
Cependant les enjeux technologiques et commerciaux de ces recherches sont tels que la mission pour la science et la technologie de l'ambassade de France a décidé d'organiser une mission exploratoire sur le sujet, afin de faire le point sur l'état de l'art des recherches aux Etats-Unis. En décembre 2007, un groupe d'experts français s'est donc rendu aux Etats-Unis pour faire un point détaillé des recherches ayant lieu dans le pays sur le post-CMOS. Des centres de recherches universitaires ainsi que des entreprises ont été visités. La mission a pu constater la vitalité des recherches menées aux Etats-Unis appuyées par des financements conséquents.
Aux Etats-Unis, les recherches post-CMOS se font principalement dans les laboratoires universitaires et nationaux. Ces derniers disposent de financements fédéraux importants, au travers notamment de la NNI (National Nanotechnology Initiative ; 1,3 milliard de dollars en 2007) mais également des financements issus de consortiums privés allouant chacun un budget aux recherches et développements sur des noeuds technologiques distincts : l'association internationale SEMATECH travaille sur les noeuds 45-32 nm, le GRC (Global Research Corporation) sur les noeuds 32-22 nm, le FCRP (Focus Center Research Program) sur les noeuds 22-16 nm et le NRI (Nanoelectronics Research Initiative) sur les noeuds 11-6 nm. Quelques industriels, comme IBM et HP, ont encore des laboratoires propres impliqués dans une recherche de qualité en physique fondamentale, très en amont des applications électroniques, mais ils représentent une exception. La plupart préfèrent, comme Intel, financer des recherches académiques en attendant qu'une technologie émerge, et se tiennent prêts à les développer rapidement (voir "Programmes de financement de la recherche CMOS ultime et post-CMOS pilotés par l'industrie américaine" en fin d'article).
Sur la voie du CMOS ultime
Actuellement, les motifs de base des circuits les plus avancés mesurent 45 nm (le dernier processeur Penryn d'Intel), et ces dimensions devraient atteindre 16 nm d'ici 2019, comme le prévoit la feuille de route de l'industrie microélectronique (ITRS). Pour le moment, les seuls acteurs industriels qui aient les capacités de se positionner sur le CMOS Ultime (CMOS sub 32 nm) sont Intel, AMD, et IBM avec l'aide du réseau des universités américaines (Berkeley, Stanford, UCLA, NCSU, MIT, Cornell, University of Texas Austin, ...). Les différentes voies à explorer doivent aller au-delà de l'intégration de nouveaux matériaux ou de nouveaux concepts pour assurer la continuité du CMOS Ultime. De façon progressive, il s'agit d'examiner, voire de généraliser, les solutions suivantes : les nouveaux concepts en design qui permettent de gérer la consommation tout en améliorant la vitesse des circuits (asynchronisme, horloges séparées et multicoeurs, etc.), l'intégration de nouvelles architectures à base de grilles enrobantes (FinFETs, Trigates, MuGFETs, nanofils,...), l'augmentation de densité par le 3D ainsi que le CMOS 3D permettant d'optimiser le mixage du silicium avec d'autres semi-conducteurs.
Certaines de ces solutions permettront également de continuer la route du silicium au-delà des dates ultimes extrapolées par l'ITRS (11-6 nm en 2022) mais elles s'accompagneront d'une forte augmentation des coûts de fabrication. Pourtant, elles permettront d'établir le lien avec les nouveaux dispositifs ou les nouvelles technologies : nanofils, spintronique, nanotubes de carbone, ordinateur quantique, graphène...
L'électronique moléculaire
L'évolution des technologies CMOS permettra de repousser ces limites à moyen terme, mais il est indispensable pour le plus long terme de pouvoir mettre au point de nouveaux dispositifs, et plusieurs voies sont explorées simultanément dans les laboratoires. L'électronique moléculaire fait l'objet d'une attention croissante depuis plusieurs années : elle consiste à utiliser des molécules, le plus souvent organiques, pour exécuter des fonctions équivalentes à celles des transistors, des diodes, des commutateurs et autres composants utilisés en microélectronique sur silicium (voir Technologies Internationales n° 138 et 143). D'une manière générale, les efforts dans ce domaine se sont accrus aux Etats-Unis depuis le début des années 2000. Les grandes universités et laboratoires privés considèrent ce concept comme pertinent pour des solutions post-CMOS. De gros efforts de recherche sont concentrés sur les aspects plus fondamentaux par les équipes de J. T. Yardley de l'université de Colombia, les laboratoires d'IBM Watson et Almaden, ou bien le groupe Quantum Research Science dirigé par R. Stanley Williams. D'après eux, le début de maturité des concepts moléculaires en électronique se situe vers 2025.
La spintronique au service des mémoires
L'électronique de spin, ou spintronique, est une nouvelle discipline à la frontière entre magnétisme et électronique. La spintronique guide les électrons en agissant sur la rotation de leur spin au lieu d'agir sur leur charge électrique. Cette science étudie et exploite les propriétés quantiques du spin de l'électron notamment dans la magnétorésistance géante (ou GMR pour Giant Magnetoresistance Effect) qui est un effet quantique observé dans les structures de films minces composées d'une alternance de couches ferromagnétiques et de couches non magnétiques. L'effet se produit parce que le spin des électrons d'un métal non magnétique se répartit équitablement de façon parallèle et antiparallèle et subit ainsi une diffusion magnétique moins importante lorsque les couches ferromagnétiques sont aimantées de façon parallèle.
Le phénomène de GMR est très utilisé dans les têtes de lecture dites GMR des disques durs modernes ou encore les mémoires magnétiques non volatiles (ou MRAM). Les MRAM sont des mémoires qui contrairement aux mémoires dynamiques (DRAM), n'ont pas besoin d'énergie pour conserver leur contenu. Le principe d'une telle mémoire MRAM est d'avoir une barrière tunnel entre deux couches magnétiques. Si l'aimantation de ces couches est parallèle, le courant qui les traverse est fort, si elle est antiparallèle le courant est faible. Pour écrire, il faut donc pouvoir renverser l'aimantation d'une des couches. IBM Yorktown (équipe Gallagher) est très actif en amont pour l'amélioration de cette technologie. Beaucoup d'efforts sont faits en direction du retournement de l'aimantation par transfert de spin. Mais le groupe IBM d'Almaden ainsi qu'HP travaillent également sur une nouvelle architecture de mémoire concurrentes des mémoires non volatiles, appelée "racetrack". Dans ces nouveaux dispositifs, il s'agit de déplacer l'aimantation des domaines par un train d'impulsions de courant. La piste est structurée de façon à ce que les parois soient bloquées dans des intervalles réguliers déterminés. Une ligne de courant permet d'écrire dans un domaine et une jonction tunnel permet de lire la valeur. Cette architecture a un potentiel d'intégration très important. D'autres procédés sont également en phase d'étude préliminaire comme les mémoires ferroélectriques et les mémoires à changement de phase. Mais malheureusement ces technologies présentent encore pour le moment des effets de vieillissement importants.
Mais outre ces programmes de recherche réalisés par des industriels, les recherches sur la nanofabrication (encadrées notamment par le programme SRC) s'appuient également sur un réseau d'universités pour mener des études les plus en amont. Chaque université a sa propre salle blanche de taille relativement moyenne, typiquement 1.000 m2. Harvard possède par exemple une salle blanche financée par ses propres fonds. L'idée est que le candidat pour le remplacement du CMOS est loin d'être identifié. Il faut donc mener des recherches tous azimuts dans des structures potentiellement les plus flexibles.
Les paris à plus long terme
La compréhension quantique de la conduction est au coeur des nombreuses recherches parallèles dans la perspective d'une alternative au CMOS à long terme. Pratiquement, la nanoélectronique quantique et le traitement quantique de l'information représentent deux véritables révolutions en attente. Les activités prometteuses dans la nanoélectronique aux Etats-Unis concernent particulièrement l'étude des nanotubes de carbone (CNT), le graphène, les nanofils et tout récemment un conducteur 2D ultime à base d'hétérojonctions III-V.
Le traitement quantique de l'information représente par contre une alternative tout à fait à part à plusieurs titres. L'information quantique est un domaine de recherche récent et en développement rapide, qui s'intéresse aux propriétés fondamentales et aux applications mettant en jeu l'utilisation de la "logique quantique" pour calculer, communiquer ou stocker de l'information. Mais le développement du traitement quantique de l'information reste aujourd'hui une activité de recherche fondamentale pure. Ce caractère très amont conduit même à douter de la crédibilité de ce domaine en tant qu'alternative à l'électronique actuelle, et plusieurs des hôtes visités durant cette mission se sont montrés ironiques sur le sujet. En effet, le gain de puissance doit venir d'une nouvelle algorithmie quantique, c'est- à-dire de méthodes de traitement tirant partie des lois de la physique quantique, qui reste entièrement à "inventer". De plus, le futur support physique de l'information quantique n'est pas encore défini clairement. La délégation a aussi pu se rendre compte que, comme au Japon et en Europe, le traitement quantique de l'information à l'état solide reste une activité de recherche très fondamentale aux Etats-Unis, encore éloignée de toute application.
Grâce à des recherches de haut niveau, les laboratoires américains peuvent donc prétendre relever le défi du post-CMOS. Il est difficile cependant de prédire laquelle des pistes scientifiques pourra se targuer un jour de remplacer le fameux transistor. Il est cependant certain que les prochaines générations de transistors silicium incluront de nouveaux matériaux, de nouvelles architectures, et peut être utiliseront de nouvelles méthodes de fabrication. Dans une perspective plus lointaine, certaines fonctions actuellement réalisées par les technologies traditionnelles basées sur le silicium, se verront remplacées par des composants de la spintronique et / ou de l'électronique moléculaire. Quant à la mise au point d'un véritable calculateur quantique électronique, il ne s'agit pour le moment que d'une belle idée, dont l'exploration ne fait que commencer.
Le point sur :
Programmes de financement de la recherche CMOS ultime et post-CMOS pilotés par l'industrie américaine
Du plus aval au plus amont, l'association internationale SEMATECH et le GRC (Global Research Corporation) financent, à hauteur de 150 milliards de dollars et 30 milliards de dollars respectivement, plus de 300 projets de recherche universitaires visant à la poursuite de la loi de Moore.
Encore plus en amont, le FCRP (Focus Center Research Program) est une initiative purement américaine qui finance 38 universités au travers de 5 pôles de recherche disposant chacun d'un budget annuel d'environ 10 milliards de dollars. Il s'agit du programme le plus en lien avec les recherches post-CMOS, les priorités étant données à l'électronique moléculaire, la synthèse de matériaux nano-structurés, la simulation de composants nanométriques, ainsi qu'à l'étude de nouvelles architectures de calcul pour les générations post-CMOS.
L'objectif affiché du NRI (Nanoelectronics Research Initiative) est d'aboutir d'ici 2020 à un premier concept éprouvé et industrialisable d'un composant logique capable de remplacer le transistor CMOS. Il dispose d'un budget de 50 milliards de dollars, provenant à la fois de la National Science Foundation, via le NNI, et des 6 industriels AMD, Freescale, IBM, Intel, Micron et Texas Instruments.
